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第十四講:存儲器及其接口(一) 主講老師:王克義_圖文

第十四講:存儲器及其接口(一)   主講老師:王克義_圖文

《微機原理A》
第十四講:存儲器及其接口(一)
主講老師:王克義
課程主頁:http://mprc.pku.edu.cn/courses/wjyl/

本講主要內容
存儲器的性能指標 存儲系統的層次結構 內存儲器的基本結構

14.1 存儲器概述
1. 存儲器的性能指標 計算機存儲器的性能指標很多,例如存儲容量, 存取速度,存儲器的可靠性,性能價格比,功耗 等. 就功能和接口技術而言,最重要的性能指標是存 儲器的存儲容量和存取速度.

(1) 存儲容量 存儲容量是存儲器可以容納的二進制信息總量, 即存儲信息的總位數(bits),也稱存儲器的位容量. 設存儲器芯片的地址線和數據線位數分別是p和 q,則該存儲器芯片的編址單元總數為2p,該存 儲器芯片的位容量為2p×q.

(2) 存取速度 存儲器的存取速度可用"存取時間"和"存儲周期" 這兩個時間參數來衡量. "存取時間"(Access Time)是指從CPU發出有效存 儲器地址從而啟動一次存儲器讀/寫操作,到該讀/ 寫操作完成所經歷的時間.

"存儲周期"(memory cycle)是連續啟動兩次獨立 的存儲器操作所需的最小時間間隔. 由于存儲器在完成讀/寫操作之后需要一段恢復時 間,所以通常存儲器的存儲周期略大于存儲器的 存取時間. 如果CPU在小于存儲周期的時間之內連續啟動兩 次存儲器訪問,那么存取結果的正確性將不能得 到保證.

2. 存儲系統的層次結構
單獨用同一種類型的存儲器很難同時滿足容量大, 速度快及價格低這三方面的要求. 為了發揮各種不同類型存儲器的長處,避開其弱 點,應把它們合理地組織起來,這就出現了存儲 系統層次結構的概念. 實際計算機系統中的存儲器層次結構如圖14.1所 示.

圖14.1 存儲系統的層次結構
CPU 寄存器組

高速緩存 (Cache)

主存

M M M M 1 2 3 4



M

n

虛存 ( virtual memory )

外存

外存

1

外存

2

外存

3

外存

4



外存

m

上述四級存儲系統也可看成兩個二級系統:
① 高速緩存—主存; ② 主存—外存.

這兩個二級系統的基本功能和設計目標是不相同 的,前者的主要目的是為提高CPU訪問存儲器的 速度,而后者是為了彌補主存容量的不足.

14.2 內存儲器的基本結構及其數據組織
1. 內存儲器基本結構 計算機內存儲器的基本結構及其與CPU的連接情 況如圖14.2所示,其中虛線框內為內存儲器.該 圖中表示了內存儲器與CPU之間的地址,數據以 及控制信息的流動概況.

圖14.2 內存儲器基本結構
M位地址總線

MAR 時序 與 控制 地址譯碼器 存儲體MB 存儲單元

控制總線

CPU

讀/寫驅動器 MDR

N位數據總線

2. 內存儲器中的數據組織 在計算機系統中,作為一個整體一次讀出或寫入 存儲器的數據稱為"存儲字".存儲字的位數稱為 "字長". 不同機器的字長有所不同,例如: 8位機(如8080/8085)的存儲字是8位字長(即一個 字節); 16位機(如8086)的存儲字是16位字長; 32位機(如80386,80486及Pentium等)的存儲字 是32位字長…….

一個多字節的存儲字在內存中的存放情況通常有兩 種不同的格式: 一種是如在Intel 80x86系統中那樣. 一個多字節的存儲字的地址是多個連續字節單元 中最低端字節單元的地址,而此最低端存儲單元 中存放的是多字節存儲字中最低字節. 例如,32位(4字節)的存儲字11223344H在內存中 的存放情況如圖14.3(a)所示,該32位存儲字的地 址即是10000H. 這種數據存放格式稱為"小尾存儲格式"(little endian memory format).

另一種存放格式剛好是相反的排列情況.
例如,在Motorola的680x0系統中,32位存儲字

11223344H的存放情況如圖14.3(b)所示.


高字節數據11H存放在最低地址單元10000H中, 32位的存儲字的地址10000H指向最高字節的存儲 單元.

有人稱這種存放格式為"大尾存儲格式"(big endian

memory format).

圖14.3 多字節存儲字的兩種不同存放方式

10000H 10001H 10002H 10003H

44H 33H 22H 11H

10000H 10001H 10002H 10003H

11H 22H 33H 44H

(a) Intel 80x86系統中

(b) Motorola 680x0系統中

14.3 半導體存儲器及其典型芯片
半導體存儲器從存儲器工作特點及功能的角度, 可分為讀寫存儲器RAM和只讀存儲器ROM兩大 類,其具體分類如圖14.4所示. 本節將對RAM和ROM的工作原理及典型芯片進行 分析和介紹.

圖14.4 半導體存儲器的分類
靜態RAM SRAM 可讀寫存儲器 RAM
Volatile memory

動態RAM DRAM 掩模式ROM PROM EPROM EEPROM

半導體存儲器

只讀存儲器 ROM
Non-Volatile memory

14.4 可讀寫存儲器RAM
1. 靜態RAM(SRAM) (1) 靜態RAM的基本存儲單元 基本存儲單元(cells)是組成存儲器的基礎和核 心,用于存儲一位二進制代碼"0"或者"1". 靜態RAM的基本存儲單元通常由6個MOS管組 成,如圖14.5所示.

圖14.5 六管靜態RAM基本存儲單元
X地 址 譯碼線

V cc

T3 T5 A

T4 B T6

T1

T2

D0

D0

T7 (I/O ) 接 Y地 址 譯 碼 線

T8 (I/O)

SRAM的主要特點
靜態RAM存儲電路MOS管較多,集成度不高,同 時由于T1,T2管必定有一個導通,因而功耗較大. 靜態RAM的優點是不需要刷新電路,從而簡化了 外部控制邏輯電路,此外靜態RAM存取速度比動 態RAM快,因而通常用作微型計算機系統中的高 速緩存(Cache).

(2) 靜態RAM芯片舉例 常用的靜態RAM芯片主要有6116, 6264, 62256, 628128等. 下面重點介紹6116芯片. 6116芯片是2K×8位的高速靜態CMOS可讀寫存 儲器, 片內共有16384個基本存儲單元. 6116的引腳如圖14.6所示.

圖14.6 6116芯片引腳圖

表14-1 6116芯片的工作方式
CS
0 0 1

OE
0 1 ×

WE
1 0 ×

工作方式 讀 寫 未選

(3) 靜態RAM組成的存儲矩陣和存儲模塊 在微型計算機系統中,常利用存儲矩陣和存儲模 塊組織內存空間.下面簡單介紹如何使用靜態 RAM構造存儲矩陣和存儲模塊. 2141芯片是4K×1位的靜態RAM,即它有4K個存 儲單元,每個存儲單元的位數為1位,其引腳布局 如圖14.7所示.

圖14.7 2141芯片引腳圖

A0 A1 A2 A3 A4 A5 Dout WE GND

1 2 3 4 5 6 7 8 9

18 17 16 15 14 13 12 11 10

Vcc A6 A7 A8 A9 A 10 A 11 Din CS

Memory System Design Using ICs
Memory system designers use commercially available RAM chips to design larger memory systems:the major steps in such memory designs are the following: 1. Based on speed and cost parameters,determining the types of memory ICs(static or dynamic) to be used in the design. 2. Selecting an available IC of the type selected above,based on access time requirements and other physical parameters,such as the restriction on the number of chips that can be used and the power requirements .It is generally better to select an IC with the largest capacity in order to reduce the number of ICs the system. 3. Determining the number of ICs needed-N=(total memory capacity)/(chip capacity).

4. Arranging the above N ICs in a P*Q matrix,where Q=(number of bits per word in memory system)/(number of bits per word in the ICs) and P=N/Q. 5. Designing the decoding circuitry to selcet a unique word corresponding to each address. We have not addressed the issue of memory control in this design procedure.The control unit of the computer system,of which the memory is a part,should produce control signals to strobe the address into the MAR,enable read/write .and gate the data in and out of MBR at appropriate times.



The following example illustrates the design. Example 3.4 Design a 4K*8 memory using Intel 2114 RAM chips 1,Number of chips needed = Total memory capacity/chip capacity 4 K × 8 = =8 1 K × 4 2,The memory sysetem MAR will have 12 bits, 12 since 4K = 4 ×1024 = 2 ,the MBR will have 8 bits. 3,Since 2114s are organized with four bits per word .two chips are used in forming a memory word of eight bits .Thus,the eight 2114s are arranged in four rows,with two chips per row.

4,The 2114 has 10 address lines.The least significant 10 bits of the memory system MAR are connected to the 10 address lines of each 2114.A 2-to-4 decoder is used to decode the most significant two bits of the MAR,to select one of the four rows of 2114 chips through the CS signal on each 2114 chips . 5,I/O lines of chips in each row are connected to the MBR .Note that these I/O lines are configured as tristate .The WE lines of all the 2114 chips are tied together to form the system WE.

The memory system is shown in Figure 3.25. Note that the number of bits in the memory word can be increased in multiples of 4 simply by including additional columns of chips.If the number of words needs to be extended beyond 4K , additional decoding circuitry will be needed.

例14.1 某計算機內存系統由32K×1位的SRAM芯片構 成,內存容量為1M字節,采用模塊結構,每個模 塊128K字節,每個模塊分4組. 試計算為構成該存儲器所需的芯片數,并給出地 址分配情況("模塊選擇","組選擇","片內地址" 各占哪幾位).

解: 為構成該存儲器共需給定芯片: 1M×8 / 32K×1= 256(片) 由于內存容量為1M字節,所以內存地址為20位(A19~A0). 根據本題條件,具體分配如圖14.8所示.

A19~A17
模塊選擇

A16 A15
組選擇

A14~A0
片內選擇

圖14.8 例14.1的地址分配

2. 動態RAM(DRAM)
(1) DRAM基本存儲單元電路 與靜態RAM一樣,動態RAM也是由許多"基本存 儲單元"(cells)按行,列形式構成的二維存儲矩陣 來組成的. 目前,動態RAM基本存儲單元是由一個MOS管和 一個小電容構成,故稱"單管動態RAM基本存儲 單元電路",其結構如圖14.9所示.

圖14.9 單管動態RAM基本存儲單元電路
行選擇信號

T 刷新 放大器 列選擇信號 數據輸入/輸出線 C

基本存儲單元

由于任何電容均存在漏電效應,所以經過一段時 間后電容上的電荷會流失殆盡,所存信息也就丟 失了. 對電容漏電而引起信息丟失這個問題的解決辦法 是定期地對內存中所有動態RAM存儲單元進行刷 新(refresh),使原來表示邏輯"1"電容上的電荷得 到補充,而原來表示邏輯"0"的電容仍保持無電荷 狀態. 刷新是逐行進行的.

圖14.10 動態RAM存儲器陣列

DRAM 的主要特點
與靜態RAM相比,動態RAM基本存儲電路所用的MOS管 少,從而可以提高存儲器的存儲密度并降低功耗. 動態RAM的缺點是存取速度比靜態RAM慢;需要定時刷 新,因此需增加相應的刷新支持電路; 此外,在刷新期間CPU不能對內存模塊啟動讀/寫操作, 從而損失了一部分有效存儲器訪問時間. DRAM的高存儲密度,低功耗及每位價格便宜的突出優 點,使之非常適用于在需要較大存儲容量的系統中用作主 存儲器.現代PC機均采用各種類型的DRAM作為可讀寫 主存.

(2) DRAM芯片的引腳信號及讀寫操作
為了具體理解動態RAM存儲器的工作機理,清楚 地了解DRAM芯片的主要引腳信號及其讀寫特性 是十分必要的. 下面以一個1M×1位的DRAM芯片為例進行概要 說明. 該芯片的引腳信號情況如圖14.11所示.

圖14.11 DRAM芯片引腳信號

A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 RAS CAS WE Dout Din

圖14.12 DRAM芯片的操作時序
Tcycle 地址 RAS CAS WE Din Dout 寫數據 讀數據 行地址 列地址 行地址 列地址

(3) DRAM芯片舉例



Motorola MCM 511000A是1M×1位的高速DRAM芯片,片內共有 1048576個基本存儲單元.

在芯片的20個引腳中,A0~A9是10條地址線,被行地址輸入和列地 址輸入分時復用,以減少引腳數目;D和Q分別是數據輸入和數據輸 出線;VCC是電源線,VSS是接地線; 控制信號線有: 讀/寫控制W(高電平為讀操作,低電平為寫操作),行 地址選通RAS,列地址選通CAS,測試功能控制TF(Test Function), 無連接NC(未用).

圖14.13 511000A引腳圖

D W RAS TF NC

1 2 3 4 5

20 19 18 17 16

Vss Q CAS NC A9

A0 A1 A2 A3 Vcc

6 7 8 9 10

15 14 13 12 11

A8 A7 A6 A5 A4

圖14.14 MCM 511000A內部功能框圖

作業(十四)
教材P441 5. 8.

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